一、多指条nMOSFET抗ESD设计技术（论文文献综述）
宋文强[1]（2020）在《集成电路ESD静电防护设计及闩锁免疫研究》文中进行了进一步梳理随着集成电路工艺的进步,CMOS集成电路规模不断缩小以在同一区域封装更多的晶体管来提高运行速度和性能,栅极氧化物尺寸也被缩小以增加晶体管的电流密度,这使得集成电路芯片愈发脆弱,ESD静电放电造成的电子产品失效日渐显着,严重恶化芯片的可靠性。因此,集成电路的ESD防护问题也越发受到国内外产业界和学术界的重视,越来越多的产业界和学术界的研究人员投入到集成电路的ESD防护设计领域进行了深入研究,ESD静电防护也已经成为了半导体行业新的研究热点。本文的主要研究方向是ESD防护设计中的抗闩锁研究。文中介绍了ESD防护的相关基本理论和设计难点,基于多种不同的工艺制程及工作电压完成了ESD保护器件的抗闩锁设计,满足了相关应用领域的防护设计要求。本文的主要工作和创新点总结如下:（1）针对先进工艺中常用到的LVTSCR维持电压较低的问题,提出了一种具有低触发电压和高维持电压的MLVTSCR器件。通过将LVTSCR的跨接N+区域分割,并在其中嵌入P+区域,可以有效提升MLVTSCR器件的维持电压。其次,通过在NLVTSCR中引入PLVTSCR器件,构成了另一种新型ILVTSCR。通过在器件中引入一条新的电流泄放路径,实现了对ILVTSCR维持电压的提升。最后,提出一种新型的纵向双极结晶体管（BJT）触发硅控整流器（VBTSCR）。在基区浮空的纵向NPN晶体管的帮助下,新的硅控整流器（SCR）结构在相同的布局下,比先前的增强型横向硅控整流器（EMLSCR）获得更低的触发电压和更好的箝位能力。上述三种新型ESD器件相比传统的ESD防护器件,更适用于低压ESD防护工程。（2）针对中高压常用的MLSCR器件进行了一系列优化工作。首先,提出了一种嵌入NMOSFET的新型高维持电压硅控整流器（HHSCR）。通过将NMOSFET嵌入在改进的横向硅控整流器（MLSCR）的P阱中构建HHSCR,具有紧凑的布局,可以在较小的面积内提供较高的鲁棒性。其次,针对MLSCR的失效电流随维持电压上升而下降的问题,提出了一种增强型栅控二极管触发硅控整流器（EGDTSCR）,具有显着改善的维持电压和失效电流。通过在传统的MLSCR器件中添加两个栅控二极管,EGDTSCR在提供更高的维持电压的同时,还可有效提高器件的ESD鲁棒性。最后,针对RS232的系统级ESD防护,设计了片上TVS来保护RS232的I/O端口。片上TVS由IHBSCR实现,具有高维持电压和几乎无snapback特性,维持电流远高于最大I/O工作电流。通过嵌入两个p+/DNW/n+二极管到传统的双向DMLSCR,借助于表面P+/DNW/N+二极管路径的辅助泄放,IHBSCR具有极高的维持电压（几乎无回滞）和优越的鲁棒性,能够更有效地预防闩锁效应的发生。（3）基于高压BCD工艺中常见的闩锁问题,提出了几种新型的改进结构,有效提高了高压ESD器件的抗闩锁能力。首先,针对LMDOS-SCR的低维持电压,提出了一种P+浮空的新型ESD保护器件MLDMOS-SCR。通过将阳极P+浮空,并在源极插入一个额外的P+区域,形成RC电路降低触发和一个浮空的PIN二极管来提高维持电压。其次,针对LDMOS-SCR的低维持电压提出了一种改进的横向双扩散MOS硅控整流器（ILDMOS-SCR）。通过在传统的LDMOS-SCR中嵌入一个栅控二极管,借助反向栅控PIN二极管通路的辅助泄放,ILDMOS-SCR可大幅提高维持电压以实现闩锁免疫。此外,通过增加器件宽度的方式有效解决了ILDMOS-SCR单指器件中出现的电流饱和效应,实现了极佳的ESD性能。最后,利用分割技术实现了一种高维持电压的SEG-LDMOS-DDSCR。通过将双向LDMOS-DDSCR的两边源极N+切割并嵌入P+块,降低了寄生NPN的发射极效率使β下降,同时插入的P+块形成了内嵌PIN二极管,有效的提高了SEG-LDMOS-DDSCR的维持电压,避免了高压应用中常见的闩锁效应的发生。
杜飞波[2]（2020）在《基于先进集成电路工艺的ESD防护研究设计》文中研究说明随着全球半导体行业的发展,集成电路（Integrated Circuit,IC）的工艺节点不断微缩至纳米量级。此时,晶体管的物理尺寸更小,芯片规模更大,这都会使得半导体产品更易受到各种静电放电（Electrostatic Discharge,ESD）事件的损伤,如人体放电模式（Human Body Model,HBM）,器件充电模式（Charged Device Model,CDM）等。这将严重地恶化半导体芯片的可靠性,从而制约了产品的快速迭代。因此,ESD防护技术已经成为半导体行业不可或缺的研究热点。本文主要涉及片上ESD防护领域的研究。首先,系统性的阐述了基于先进纳米级互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor,CMOS）工艺和三维鳍式场效应晶体管（FinFET）工艺开展ESD防护工作所面临的各种挑战;之后,针对几种不同的先进ESD防护应用进行了深入地研究,并提出解决方案,主要包括低压电路的ESD防护设计,高鲁棒型电路的ESD优化和双向集成电路端口的ESD防护。本文的主要工作和创新点总结如下:（1）先进低压工艺中的HBM和CDM防护是比较困难的,要求ESD防护器件具有快的导通速度,低的瞬态过冲电压,合适的准静态触发特性以及优越的电压钳制能力等。为了解决上述难题,本文首先提出两种改进型的二极管串辅助触发的可控硅整流器（Diode-Triggered Silicon-Controlled Rectifier,DTSCR）。通过将高电流增益的复合晶体管（Sziklai复合管和Darlington复合管）嵌入到DTSCR器件,可以大幅提升SCR路径中的寄生晶体管导通速度和电流正反馈建立速度,从而将器件的导通时间大幅缩减至皮秒级别,并获得更加可控的准静态触发特性;其次,为了进一步优化直连型SCR（Direct-connected SCR,DCSCR）的瞬态过冲电压和电压钳制能力,本文还提出一种改进型DCSCR结构。该器件通过优化其辅助触发二极管路径和主SCR路径上的寄生电阻,可大幅降低器件的过冲电压,改善电压钳制能力,从而实现了CDM防护面积效率80%的提升。上述三种新型ESD结构相比传统的防护器件,均更加适用于先进的HBM和CDM防护工程。（2）针对先进的高鲁棒型ESD防护进行了一系列优化工作。首先,为了改善CMOS工艺中常用的栅极接地的N型MOSFET（Gate-Grounded N-MOSFET,GGNMOS）器件的电流泄放能力,本文提出了一种增强型的GGNMOS器件。该器件通过在其N型保护环中嵌入高鲁棒性的SCR电流通路,相比两种传统的GGNMOS结构,可分别实现8倍和4倍的鲁棒性提升;其次,为了便于快捷地判别由电流不均匀导通导致的鲁棒性下降问题,本文还提出了一套用于验证ESD器件电流导通均匀性的传输线脉冲（Transmission Line Pulse,TLP）测试方法学,该方法学相比传统的失效分析手段,具有便捷,经济等优点;最后,本文还针对先进外延工艺中ESD器件的异常失效现象进行了讨论,并提出两种阱电阻的版图优化措施。其中,相比调节阱电阻的长度,分割阱接触条的策略更为高效,可以在版图面积不变的前提下,大幅地优化器件的ESD防护性能。（3）对于一些先进的双向电路端口,通常需要ESD防护器件具有较低的触发电压,双向的电流泄放能力和紧凑的版图布局。为满足上述设计需求,本文首先提出一种紧凑的自隔离型双向SCR（Dual-Directional SCR,DDSCR）,可以在一个N阱内实现非常紧凑的版图布局。相比传统的DDSCR器件,该器件可以实现最高的ESD防护面积效率（8.81V/?m2）。此外,进一步考虑高压应用对维持电压的需求,该器件还可实现最高的品质因数（63.4V2/?m2）;其次,为满足先进工艺中I/O端口对ESD器件低触发电压的需求,本文提出了一种低压型DDSCR器件。通过借助N+/P-ESD结来辅助触发,该器件可以实现对65nm工艺中3.3V/5V I/O端口的有效ESD防护;最后,为了克服双向SCR器件中普遍存在的电流饱和效应对器件鲁棒性及防护有效性的影响,本文还提出一种改进型的双向器件结构,其可以有效抑制大电流时的电流饱和现象,从而实现16.5%的鲁棒性提升。
宋施雨[3]（2020）在《先进集成电路的全芯片ESD防护研究》文中指出近年来,我国的集成电路产业发展迅速,陆续涌现出不少优秀的半导体公司,很多公司、研究所和高校也将目光放在了高性能集成电路研究上,高性能集成电路的高工作频率、低功耗等特点要求必须采用先进半导体制造工艺进行制造。在此背景下,集成电路产品的可靠性是其具有国际竞争力的重要保障。对此,本论文开展了先进工艺下集成电路ESD全芯片防护的研究工作。本文讲解了ESD的基本概念,通过统计数据说明ESD引起集成电路失效带来的损失之大,对集成电路的ESD防护研究迫在眉睫。在急需对集成电路进行ESD防护的基础上,引出ESD防护设计的基础概念,介绍ESD防护设计窗口在ESD设计中的指导作用。讲解二极管、BJT管、MOS管和SCR等器件的ESD工作原理。说明常规SCR的瞬态特性不符合ESD设计窗口,引入MLSCR、LVTSCR等低触发电压SCR的原理分析。由于为了进行电平兼容,先进工艺下的部分I/O会工作在高压下,高压I/O的ESD防护需要投入更大精力。ESD全芯片防护首先需要研究ESD器件的性能,本文基于28nm CMOS工艺对二极管、MOS管、低触发电压SCR以及Cascode器件进行研究。其中二极管与MOS管的结构简单、工艺兼容性强等特点,是用于全芯片ESD防护的首选器件。研究表明,二极管单位面积防护能力最高;MOS管作为ESD防护器件不用特意优化触发电压与维持电压;MLSCR、LVTSCR和MVSCR等低触发电压器件,具有回滞特性且发生回滞后导通电阻极小的特点。本项目中针对高压过驱动类型电路,研究Cascode的ESD表现,Cascode结构可以有效避免高压对常规器件栅极造成热载流子集聚以致发生器件性能衰退。本文介绍了全芯片ESD防护理论,考虑到研发时间、制造成本和性能稳定性,采用研发周期快、器件稳定性强的基于电源轨的全芯片ESD防护方案。首先对被防护芯片的模块进行抽象分解,抽象出各模块与各电源轨之间的关系。芯片主要分为数字输入输出模块、模拟输入输出模块以及内核逻辑模块,ESD全芯片设计的目的是在芯片的两个位于任意模块的任意引脚之间发生ESD事件,都有对应的ESD泄放通路对其进行防护。通过设计的ESD器件完成对ESD的全芯片防护,流片结果显示高压引脚在ND ESD脉冲下未达到既定防护标准,对此提出后续改进方案,成功定位出问题点并提出解决方案。
侯飞[4]（2019）在《新型集成电路ESD防护器件研究》文中研究说明静电和静电放电（Electrostatic Discharge,ESD）是自然界中普遍存在的一种现象。随着半导体制造工艺尺寸的不断缩小和集成电路规模的不断增大,静电放电造成的电子产品失效和良率降低问题日渐显着,因此,静电放电也受到越来越多的行业关注。为降低ESD带来的损失,集成电路的ESD保护设计成为芯片设计过程中必不可少的工作内容。虽然随着工艺尺寸缩小,芯片工作电压降低,但远远比不上氧化层、源漏极击穿电压下降的速度,导致ESD保护设计窗口被严重压缩,ESD设计面临的挑战越来越大。因此,探究具有低触发电压、低导通电阻、高鲁棒性的ESD保护器件对于构建小尺寸工艺下的全芯片ESD保护方案具有重要意义。作为单位面积下鲁棒性最高的ESD保护器件,可控硅整流器（Silicon Controlled Rectifier,SCR）拥有回滞深、导通电阻低、保护能力强的优点,其缺点是维持电压低、触发电压高。但在低电压工作环境下,SCR的低维持电压问题得到缓解。基于该点,本文的主要研究方向是不同等级工作电压的低触发电压SCR器件,从器件结构、版图优化、双向ESD保护通路构建、高温稳定性以及辅助触发可靠性等几个方面着手,提出了新型的低触发电压SCR器件结构。本文主要研究内容总结如下:（1）通过对直连二极管触发的SCR器件（Direct-Connected SCR,DCSCR）与传统SCR器件结构、版图布局的对比研究,指出DCSCR存在版图面积较大、金属有效宽度减少、缺乏反向ESD保护通路等问题。针对前两个问题,提出了一种嵌入式电阻触发的低压SCR结构,将原本DCSCR中隔离用的深N阱作为两个触发二极管之间的连接电阻,在维持触发方式不变的基础上,优化了器件版图布局和金属连线,节省了约10%的版图面积。针对DCSCR缺乏反向通路的问题,提出了一种双向低触发电压的SCR器件结构,保留了由两个直连二极管构成的低压触发通路,且具有双向ESD保护能力,适用于ESD全芯片保护方案中具有双向电压输入/输出的端口保护。（2）对触发电压可调的二极管串触发的SCR（Diode-Triggered SCR,DTSCR）触发机理进行研究,提出了带有后端制程所产生的寄生电阻（包括接触孔、金属连线、通孔等）的触发模型。在此基础上,提出了一种高温稳定的DTSCR（ThermalStable DTSCR,TSDTSCR）结构。该结构利用具有正温度系数的寄生电阻在高温下阻值上升、压降上升的特性,以补偿二极管正向导通电压下降而引起的触发电压下降行为。实验结果显示,TSDTSCR可将触发电压的下降率从27.18%降低到13.49%。通过减少外接二极管串上的金属接触继续提高寄生电阻的大小,改进型TSDTSCR再次将触发电压的下降率降低到5.61%,可有效避免误触发的发生。除了触发电压更稳定之外,新型TSDTSCR结构的维持电压在高温下同样更加稳定,甚至出现了上升的趋势,更有效地预防了闩锁效应的发生。（3）通过实际版图和实测结果指出电流辅助触发的DTSCR器件存在的问题:二极管串版图面积过大,且有无法正常触发的风险。为节省版图面积、提高器件触发的可靠性,提出了一种电压辅助触发的SCR结构——在主SCR中嵌入一个NMOS（N-channel Metal Oxide Semiconductor）,利用外部NMOS串的导通给内嵌NMOS施加栅压以开启内嵌NMOS,进而触发主SCR。该结构将辅助触发的NMOS串的版图面积缩减到二极管串版图面积的31.10%,极大地节约了生产成本。同时,NMOS的精确阈值电压控制也消除了电流触发器件无法顺利触发SCR的风险。（4）提出了一种ESD鲁棒性优化的GGNMOS（Gate-Grounded NMOS）结构,并通过仿真及实验研究了器件的ESD性能。该结构利用BCD工艺中固有的P-Base层,在不增加器件面积、工艺层次及生产成本的基础上,有效地缓解了轻掺杂漏工艺引起的电流集聚效应,将传统GGNMOS的保护能力提高了15.38%。
谢儒彬,纪旭明,吴建伟,张庆东,洪根深[5]（2019）在《抗辐照工艺器件ESD性能研究》文中研究说明基于抗辐照0.18μm CMOS工艺,研究ESD保护器件GGNMOS结构的ESD性能。为提升电路抗辐照性能,采用薄外延衬底材料且引入场区总剂量加固工艺技术,提升电路的抗单粒子闩锁能力SEL使之大于75MeV,同时令抗总剂量辐射能力达到300krad（Si）。在抗辐照工艺开发过程中,发现上述工艺加固措施会对器件抗ESD能力产生较大影响,因此在原有的ESD工艺基础上,对器件结构与ESD工艺进行优化。将优化后GGNMOS器件应用于抗辐照电路的开发当中进行实际验证,结果表明,电路的抗ESD能力大于3000V,满足了抗辐照加固工艺的应用需求。
朴巍[6]（2017）在《抗总剂量效应的NMOS器件设计及仿真研究》文中指出当宇宙中的高能量的X射线和γ射线等,长时间照射在电子设备中,会产生一种与时间相关的辐射积累效应,称为总剂量效应（total ionizing dose effect,TID effect）。通常来说,太空中的电子设备不易经常更换,当受到TID效应的影响会造成器件电学特性退化,甚至导致器件失效。因而开发新型抗辐射器件势在必行。由于目前应用最广泛的还是基于体硅的MOSFET,因而本文主要基于体硅NMOSFET,设计了新型抗TID效应加固的新型器件结构。在TID效应原理的介绍中,分析说明了总剂量效应在MOS器件中产生辐射感生电荷的机制,并介绍了总剂量效应引起的两种主要的辐射感生电荷,即氧化物陷阱电荷和界面态的影响,由于氧化物界面电荷的影响起主导作用,因而在本论文中,忽略界面态对MOS器件的影响。MOS器件中主要是氧化物部分对总剂量效应很敏感,在MOS器件中,氧化物主要有较薄的栅氧和较厚的场氧。栅氧的厚度通常为几纳米到十几纳米,而场氧厚度通常为100纳米到几百纳米。有文献表明,当氧化物厚度小于12纳米,则可看作基本不受总剂量效应的影响。因此在本论文中,主要研究氧化物陷阱电荷在场氧中的作用。在研究了总剂量效应原理,以及现有的抗TID效应的器件加固结构,设计了三种新型抗TID效应的器件结构,并通过半导体器件仿真工具Sentaurus TCAD,验证了三种新型器件结构的抗辐射性能可达到500krad（Si）,满足现有对抗辐射加固器件的加固水平的要求。在第2章中会介绍NMOS器件对于TID效应更加敏感,因而本文的抗辐射加固器件都是基于体硅NMOSFET来设计的。第一种是带有p+保护环的NMOSFET（Semi P+Guard Ring-NMOSFET,SPGR-NMOSFET）。SPGR-NMOSFET通过额外引入高掺杂p+区,将对TID效应敏感、体积较大的浅沟槽隔离氧化物（STI）与有源区隔离,使得无法形成由于TID效应引起的寄生沟道,从而消除了TID效应对器件的影响。与现有的加固结构H栅NMOSFET和环栅NMOSFET不同,SPGR-NMOSFET无需额外引入栅区,在实现了抗辐射性能的同时,也不会增大器件的面积。第二种是Z栅NMOSFET。在该结构中,由于栅形状看似为英文字母“Z”,故命名该结构为Z栅NMOSFET。Z栅NMOSFET的加固,是应用了超薄氧化物具有抗TID效应的能力。在第2章中将会介绍,超薄氧化物中由于TID效应引起的辐射感生电荷非常少,甚至可以忽略,因而可以看做是辐射加固的。Z栅NMOSFET在STI与有源区边界的一侧,引入了额外的栅区,将STI与有源区隔离,使得无法形成完整的寄生漏电路径,实现了器件抗辐射的目的。并且弥补了环栅NMOSFET中存在的诸多不足。例如在Z栅NMOSFET结构中,沟道宽长比设计不受限,且具有更小器件版图面积,解决了环栅NMOSFET在模拟电路中不能做较小宽长比的晶体管,以及在数字电路中速度受限的问题。第三种是多指Z栅NMOSFET。多指结构可以提高IC设计灵活度,并且具有比长沟道晶体管更小的栅电阻,及栅极寄生效应等优势,实现了器件速度的提升。但是由于多指结构指数增多使得STI与有源区接触的界面增多,使得指数越大的晶体管对TID效应更加敏感,不利于多指结构在辐射环境下的应用。多指Z栅NMOSFET的加固原理与Z栅NMOSFET相同,在具有抗辐射性能的同时,能够保证多指结构的指数对Z栅NMOSFET的影响很小。实现了应用于辐射环境中,适用于宽沟道条栅NMOSFET拆分为多指结构的器件设计。本文研究的三种新型抗TID效应的加固结构,在实现了抗辐射性能基础上,还具有更小的器件版图面积,并且器件的宽长比设计不受限制,相较环栅具有更小的栅电容。通过在本论文中的仿真研究,为未来开发在辐射环境工作的抗辐射加固结构提供了一定参考。
何玉娟,罗宏伟,肖庆中[7]（2013）在《多种栅结构SOI NMOS器件ESD特性研究》文中研究表明研究了不同栅结构对栅接地SOI NMOS器件ESD（Electrostatic discharge,静电放电）特性的影响,结果发现环源结构的SOI NMOS器件抗ESD能力最强,而环栅结构的器件抗ESD能力最弱,其原因可能与器件有缘区面积和电流分布有关。
樊航[8]（2013）在《高压集成电路中LDMOS结构在ESD应力下的特性研究》文中研究指明自然界中广泛存在的静电放电（ElectroStatic Discharge，ESD）现象是造成芯片失效的一个重要因素。目前集成电路广泛用于各种生活、生产电器中，因此，每年因静电放电造成集成电路的损坏而导致的经济损失非常严重。为了降低由此带来的损失，集成电路的ESD防护能力已是目前芯片设计时必须考虑的问题。近年来随着功率集成电路技术的蓬勃发展，功率集成电路的ESD防护能力也随之越来越得到重视。而以往对芯片ESD问题的研究主要集中于低压电路和器件，对高压集成电路的研究目前还很不成熟。LDMOS （Lateral Diffused MOS）器件由于具有易与CMOS工艺相兼容的特点而被广泛应用于功率集成电路中。研究LDMOS器件所面临的ESD问题对降低研发成本、提高功率集成电路可靠性具有重要意义。本文基于0.35μm40V/20V/5V BCD（Bipolar/CMOS/DMOS）工艺，使用TCAD仿真分析、器件的TLP （Transmission Line Pulse）与HBM （Human Body Model）测试、失效分析等相结合的研究方法，对LDMOS在ESD大电流注入下的器件特性进行研究，由此提出了器件在宽度方向上的电流不均匀性模型。在此模型的基础上，提出了新的器件结构，并进行实验验证。主要的创新工作和成果如下：1.基于Kirk效应原理，结合LDMOS体内寄生NPN的电流放大机理，对处于ESD应力下的LDMOS在宽度上的电流不均匀特性进行研究，提出了LDMOS电流不均匀性模型。LDMOS的电流不均匀特性可导致器件只有部分导通，从而限制了器件的抗ESD能力。基于此模型，设计了新型器件结构，通过器件漏端N+用场氧进行隔离，在不增大器件触发电压的情况下增加了器件的镇流电阻，抑制了LDMOS宽度方向上的电流不均匀性，使器件的ESD失效电流从1.06A提升至3.53A。2.基于LDMOS在大电流注入下发生Kirk效应的理论，分析了LDMOS器件维持电压特性的影响因素，指出了ESD大电流注入条件下Kirk效应将导致LDMOS器件出现维持电压过低现象。基于此原理，提出并验证了一种用于提升器件维持电压的抑制强折回（strong snapback）新结构，并对其ESD特性进行了深入的研究。该结构通过在器件漏端增加一个用于低压PMOS器件的浓度较高的Nwell，使器件漂移区漏端部分的掺杂浓度提升，以提高器件发生Kirk效应的电流密度，从而提升器件维持电压。新器件使维持电压由15V提升至29.8V，并且没有出现严重的折回过程。此外，研究了器件沟道长度、寄生BJT基区接地电阻、电流放大系数等参数对LDMOS器件维持电压特性的影响。通过采用电流放大系数较低的PLDMOS作为ESD保护器件，可得到无折回现象的TLP特性。3.提出了一种新的NPN-LDMOS结构，并对该器件在ESD应力下的特性进行了深入的研究与验证。该结构通过在LDMOS的漏端增加了一个寄生的低压NPN器件，不仅使LDMOS在ESD应力下的雪崩结由N+/Ndrift转换为N+/Pwell以提高器件的电离碰撞系数，也同时增加了器件的均匀导通特性。相比传统LDMOS，新器件的电流泄放能力由1A提升至3.2A，而其维持电压仅降低约6V。4.提出了一种用于CMOS芯片I/O引脚的新型SCR结构，并通过实验研究了器件的ESD特性。该SCR不仅可以通过内嵌的MOS器件雪崩击穿触发，还可以通过电源轨之间的寄生电容触发，其抗ESD能力远高于常规的MOS器件，因此可以用较小的器件宽度实现对I/O引脚的ESD保护。在占用面积相近的情况下，I/O引脚的失效电流较MOSFET结构提升了1倍，同时其内嵌的MOS结构可以对电源轨提供基本的ESD防护而几乎不增加占用的芯片面积。
何川[9]（2013）在《0.35μm 40V LDMOS器件ESD性能研究与优化》文中研究指明在半导体行业里，随着集成电路集成度的提高以及器件特征尺寸的减小，静电放电（ESD, Electro-Static Discharge）对集成电路芯片的潜在性破坏已经变得越来越严重。对于ESD保护器件而言，器件工艺的不同，各参数尺寸的变化对其ESD性能的影响趋势也是不同得，而且，对于不同的器件结构，各参数尺寸的变化对器件ESD性能的影响也存在着较大的差异。所以，对特定工艺下的ESD保护器件，研究各参数对其ESD性能的影响是非常重要得。本文主要研究了一款基于0.35μm40V BCD （Bipolar-CMOS-DMOS）工艺的GG-NLDMOS （Gate Grounded N-type Lateral Diffused MOS）器件的ESD特性。文章首先对ESD保护的基本设计机理、ESD保护的基本器件的工作原理以及ESD的测试模型进行了介绍。然后对原始GG-NLDMOS器件的TLP （Transmission Line Pulse）测试结果进行了分析，发现该原始GG-NLDMOS器件存在严重的非均匀开启性，再通过TSUPREM4和MEDICI仿真软件对GG-NLDMOS在ESD应力下的工作特性进行了分析。同时，结合仿真与TLP测试结果对几个器件参数对GG-NLDMOS器件的ESD性能的影响进行了分析，这些器件参数包括：沟道长度、漏端LOCOS长度、衬底电阻及有源区长板长度。其中衬底电阻通过改变衬底接触与源端N+注入区的距离，同时减小衬底接触的面积的方法来改变。文章还研究了基于NLDMOS的SCR（Silicon Controlled Rectifier）器件，通过仿真与TLP测试结果分析了寄生SCR导通的条件。最后介绍了该GG-NLDMOS器件的版图优化技术，包括隔离优化、有源区尖峰优化及金属走线优化。本文经过以上研究成功地抑制了GG-NLDMOS器件的非均匀开启性并有效地提高了其ESD性能。
张冰,柴常春,杨银堂,吴晓鹏[10]（2011）在《一种新型结构栅耦合ggNMOS ESD保护电路研究》文中研究表明针对现有栅耦合NMOS（gate coupled NMOS,gcNMOS）静电放电（electrostatic discharge,ESD）保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS（gate coupled gate grounded NMOS,gc-ggNMOS）ESD保护电路,这种结构通过利用保护电路中漏、栅交叠区的寄生电容作为耦合电容,连接保护电路栅与地的多晶硅（poly）电阻作为耦合电阻,在有效解决原有gcNMOS结构"触发死区"现象的同时,还避免了因引入特定耦合电容带来版图面积的增加,进而提高了ESD保护电路鲁棒性指标。本文采用ISE-TCAD仿真软件,建立了0.6μm CSMC6S06DPDM-CT02CMOS工艺下gc-ggNMOS ESD保护电路的3D物理结构模型,并对此种结构中关键性参数耦合电阻、电容与触发电压特性的关系进行了系统仿真。仿真表明,当耦合电容为定值时,保护电路触发电压随耦合电阻阻值的增加而减小,这一结果与流片的传输线脉冲（transmission line pulsing,TLP）测试结果吻合。全新结构的gc-ggNMOS ESD保护电路通过了5KV人体放电模式（human body model,HBM）测试。本文的研究结果为次亚微米MOS ESD保护电路的设计提供了一种新的参考依据。
二、多指条nMOSFET抗ESD设计技术（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、多指条nMOSFET抗ESD设计技术（论文提纲范文）
（1）集成电路ESD静电防护设计及闩锁免疫研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 集成电路静电保护研究现状及发展趋势 |
| 1.3 静电防护面临的困难及挑战 |
| 1.3.1 先进工艺下的静电防护设计 |
| 1.3.2 低功耗集成电路的静电防护 |
| 1.3.3 CMOS集成电路中的闩锁问题 |
| 1.4 论文的组织架构 |
| 第二章 集成电路片上ESD防护理论 |
| 2.1 ESD模型分类 |
| 2.1.1 人体放电模型 |
| 2.1.2 机器放电模型 |
| 2.1.3 充电器件模型 |
| 2.2 ESD测试方法 |
| 2.2.1 I/O引脚到VDD和 VSS放电测试 |
| 2.2.2 I/O引脚PIN-TO-PIN测试 |
| 2.2.3 VDD到 VSS之间静电放电测试 |
| 2.3 ESD可靠性和设计窗口 |
| 2.4 全芯片ESD防护理论 |
| 2.5 传统ESD防护器件特性 |
| 2.5.1 二极管 |
| 2.5.2 栅接地的NMOS管(GGNMOS) |
| 2.5.3 硅控整流器 |
| 2.6 典型的ESD物理机制 |
| 2.6.1 ESD器件中的三种击穿机制 |
| 2.6.2 电导调制效应 |
| 2.6.3 柯尔克效应 |
| 2.7 本章小结 |
| 第三章 低压集成电路的ESD防护 |
| 3.1 传统的低触发电压硅控整流器 |
| 3.2 新型MLVTSCR器件设计 |
| 3.2.1 新型MLVTSCR器件结构及原理分析 |
| 3.2.2 新型MLVTSCR器件测试结果及分析 |
| 3.3 改进的新型ILVTSCR器件 |
| 3.3.1 新型ILVTSCR器件结构和操作原理 |
| 3.3.2 新型ILVTSCR器件结果和讨论 |
| 3.4 新型纵向双极结晶体管触发SCR |
| 3.4.1 VBTSCR器件原理及分析 |
| 3.4.2 VBTSCR测试结果与讨论 |
| 3.5 本章小结 |
| 第四章 中高压集成电路的ESD防护 |
| 4.1 传统的中高压ESD防护器件优化设计 |
| 4.1.1 降低ESD防护器件放大增益的优化设计 |
| 4.1.2 基于堆叠技术的传统高维持电压ESD设计 |
| 4.2 新型高维持电压硅控整流器HHSCR |
| 4.2.1 HHSCR器件结构及原理分析 |
| 4.2.2 HHSCR器件测试结果及分析 |
| 4.3 新型增强型栅控二极管触发的硅控整流器(EGDTSCR) |
| 4.3.1 EGDTSCR器件结构及原理分析 |
| 4.3.2 EGDTSCR器件测试结果及分析 |
| 4.4 新型高维持电压双向硅控整流器IHBSCR |
| 4.4.1 系统级ESD防护 |
| 4.4.2 RS232系统级ESD保护的设计考虑 |
| 4.4.3 IHBSCR的 TCAD仿真结果和物理机理讨论 |
| 4.4.4 IHBSCR器件测试结果及分析 |
| 4.5 本章小结 |
| 第五章 高压LDMOS的 ESD防护 |
| 5.1 传统LDMOS优缺点及自保护 |
| 5.2 栅接地的LDNMOS特性 |
| 5.3 传统LDNMOS-SCR的 ESD特性 |
| 5.4 新型MLDMOS-SCR器件 |
| 5.4.1 改进型MLDMOS-SCR的结构和机理 |
| 5.4.2 MLDMOS-SCR仿真结果与分析 |
| 5.5 新型高压ESD防护ILDMOS-SCR器件 |
| 5.6 基于分割技术的新型SEG_LDMOS-DDSCR器件 |
| 5.6.1 传统双向LDMOS-SCR器件 |
| 5.6.2 基于分割结构的高维持电压设计 |
| 5.6.3 新型高鲁棒性SEG-LDMOS-SCR器件 |
| 5.6.4 新型分割SEG-LDMOS-DDSCR测试结果及分析 |
| 5.7 本章小结 |
| 第六章 结论及展望 |
| 6.1 结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（2）基于先进集成电路工艺的ESD防护研究设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 集成电路ESD防护的研究现状 |
| 1.3 全芯片ESD防护理论 |
| 1.3.1 全芯片ESD防护架构 |
| 1.3.2 输入端口的二级防护网络 |
| 1.3.3 输出端口的ESD防护 |
| 1.3.4 多电源域的ESD防护 |
| 1.4 论文的组织架构 |
| 第二章 先进集成电路工艺下ESD防护的困难与挑战 |
| 2.1 CDM放电更加迅猛 |
| 2.1.1 芯片级ESD放电模型 |
| 2.1.2 先进工艺中的CDM放电 |
| 2.2 ESD设计窗口不断变窄 |
| 2.2.1 ESD设计窗口 |
| 2.2.2 先进工艺下的ESD设计窗口 |
| 2.3 金属互联性能变差 |
| 2.3.1 更大的寄生电阻 |
| 2.3.2 更差的电流泄放能力 |
| 2.3.3 更差的器件导通均匀性 |
| 2.4 ESD器件的防护能力下降 |
| 2.4.1 结深对ESD器件性能的影响 |
| 2.4.2 寄生BJT对 ESD器件性能的影响 |
| 2.5 本章小结 |
| 第三章 先进低压集成电路的ESD防护设计 |
| 3.1 新型的快速导通型DTSCR器件 |
| 3.1.1 传统DTSCR器件 |
| 3.1.2 快速导通型DTSCR结构及原理分析 |
| 3.1.3 快速导通型DTSCR测试结果及分析 |
| 3.2 新型的紧凑型DCSCR器件 |
| 3.2.1 传统DCSCR器件 |
| 3.2.2 紧凑型DCSCR结构及原理分析 |
| 3.2.3 紧凑型DCSCR测试结果及分析 |
| 3.3 触发电压与过冲电压的设计折中问题 |
| 3.3.1 设计折中问题的描述及机理探究 |
| 3.3.2 设计折中问题的模型分析及应用 |
| 3.4 本章小结 |
| 第四章 高鲁棒型集成电路的ESD优化设计 |
| 4.1 新型的高鲁棒型GGNMOS器件 |
| 4.1.1 传统GGNMOS器件 |
| 4.1.2 高鲁棒型GGNMOS结构及原理分析 |
| 4.1.3 高鲁棒型GGNMOS测试结果及分析 |
| 4.2 器件导通均匀性的TLP验证方法学 |
| 4.2.1 实验研究主体 |
| 4.2.2 电流不均匀导通现象的验证与分析 |
| 4.2.3 用于导通均匀性验证的TLP测试方法学 |
| 4.3 先进外延工艺的器件鲁棒性优化 |
| 4.3.1 ESD器件的异常失效现象 |
| 4.3.2 先进外延工艺的阱电阻优化 |
| 4.4 本章小结 |
| 第五章 双向集成电路端口的ESD防护设计 |
| 5.1 新型的自隔离型DDSCR器件 |
| 5.1.1 传统DDSCR器件 |
| 5.1.2 自隔离型DDSCR结构及原理分析 |
| 5.1.3 自隔离型DDSCR测试结果及分析 |
| 5.2 新型的低压型DDSCR器件 |
| 5.2.1 低压型DDSCR结构及原理分析 |
| 5.2.2 低压型DDSCR测试结果及分析 |
| 5.3 DDSCR电流饱和效应的抑制 |
| 5.3.1 电流饱和效应及其抑制原理分析 |
| 5.3.2 鲁棒型DDSCR的 TCAD仿真验证 |
| 5.3.3 鲁棒型DDSCR测试结果及分析 |
| 5.4 本章小结 |
| 第六章 总结及展望 |
| 6.1 总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（3）先进集成电路的全芯片ESD防护研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 先进工艺下ESD设计的难点与挑战 |
| 1.4 论文结构安排 |
| 第二章 ESD理论基础 |
| 2.1 ESD防护基本概念与设计窗口 |
| 2.2 ESD物理模型与测试技术 |
| 2.2.1 ESD物理模型 |
| 2.2.2 传输线脉冲(TLP)测试模型 |
| 2.2.3 IEC测试模型 |
| 2.2.4 ESD失效方式与判定标准 |
| 2.3 全芯片ESD防护理念与基础防护器件 |
| 2.3.1 全芯片ESD防护方法 |
| 2.3.2 二极管 |
| 2.3.3 双极型晶体管(BJT) |
| 2.3.4 金氧半场效晶体管(MOSFET) |
| 2.3.5 可控硅整流器(SCR) |
| 2.4 先进工艺下ESD器件的改进方法 |
| 2.4.1 先进工艺对ESD器件设计的要求 |
| 2.4.2 基于SCR器件的改进型低触发电压器件 |
| 2.5 本章小结 |
| 第三章 基于28nm CMOS工艺的ESD保护器件研究 |
| 3.1 先进工艺下ESD防护器件设计重点 |
| 3.1.1 28 nm CMOS工艺分析 |
| 3.1.2 ESD器件设计的关注点 |
| 3.2 常规ESD防护器件的结构与表现 |
| 3.2.1 二极管器件参数及性能分析 |
| 3.2.2 MOS器件参数及性能分析 |
| 3.3 低触发电压优化型SCR器件 |
| 3.3.1 改进型横向SCR(MLSCR) |
| 3.3.2 低压触发SCR(LVTSCR) |
| 3.3.3 组合垂直触发SCR(MVSCR) |
| 3.4 应用于过驱动I/O的 Cascode NMOS |
| 3.5 本章小结 |
| 第四章 基于28nm CMOS工艺的全芯片ESD防护研究 |
| 4.1 全芯片ESD防护设计重点 |
| 4.2 待防护芯片的接口电路分析 |
| 4.2.1 芯片模块的划分 |
| 4.2.2 被防护模块的结构分析 |
| 4.2.3 全芯片防护方案的制定 |
| 4.3 全芯片ESD防护的表现 |
| 4.3.1 数字低压模块(模块A/B)测试结果 |
| 4.3.2 数字高压模块(模块C)测试结果 |
| 4.3.3 模拟模块(模块D)测试结果 |
| 4.3.4 内核电路模块(模块E)测试结果 |
| 4.3.5 电源轨隔离模块的测试结果 |
| 4.3.6 全芯片ESD防护性能分析 |
| 4.4 全芯片ESD防护的优化方案 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）新型集成电路ESD防护器件研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 ESD测试模型及TLP测试技术 |
| 1.2.1 人体模型 |
| 1.2.2 机器模型 |
| 1.2.3 充电器件模型 |
| 1.2.4 系统级测试模型 |
| 1.2.5 TLP测试技术 |
| 1.3 ESD测试及失效判定方法 |
| 1.3.1 ESD测试方法 |
| 1.3.2 失效判定方法 |
| 1.4 ESD保护的研究现状和挑战 |
| 1.4.1 国内外研究现状 |
| 1.4.2 片上ESD保护研究方向和面临的挑战 |
| 1.5 本文的结构安排 |
| 第二章 全芯片ESD保护方案设计 |
| 2.1 全芯片ESD保护方案设计 |
| 2.1.1 片上ESD保护基本原理 |
| 2.1.2 ESD设计窗口及发展趋势 |
| 2.1.3 全芯片ESD保护方案 |
| 2.2 常用ESD保护器件及保护方案 |
| 2.2.1 二极管 |
| 2.2.2 GGNMOS与 GDPMOS |
| 2.2.3 SCR |
| 2.3 电源保护单元 |
| 2.4 本章小结 |
| 第三章 直连二极管触发的SCR器件 |
| 3.1 直连二极管触发的SCR结构及问题分析 |
| 3.2 新型ERTSCR器件 |
| 3.2.1 新型ERTSCR结构及原理分析 |
| 3.2.2 新型ERTSCR仿真验证及分析 |
| 3.2.3 新型ERTSCR面积优化及布线优化 |
| 3.2.4 新型ERTSCR测试结果及分析 |
| 3.3 新型DDCSCR器件 |
| 3.3.1 新型DDCSCR结构及原理分析 |
| 3.3.2 新型DDCSCR测试结果及分析 |
| 3.4 本章小结 |
| 第四章 二极管串触发的SCR器件 |
| 4.1 传统DTSCR高温特性及新型触发模型分析 |
| 4.1.1 传统DTSCR结构及高温特性 |
| 4.1.2 传统DTSCR触发电压新模型 |
| 4.2 新型TSDTSCR器件 |
| 4.2.1 新型TSDTSCR结构及原理分析 |
| 4.2.2 新型TSDTSCR仿真验证及分析 |
| 4.2.3 新型TSDTSCR测试结果及分析 |
| 4.2.4 新型TSDTSCR开启特性研究 |
| 4.3 改进型TSDTSCR器件 |
| 4.3.1 改进型TSDTSCR设计原理 |
| 4.3.2 改进型TSDTSCR测试结果及分析 |
| 4.4 本章小结 |
| 第五章 NMOS触发的SCR与 GGNMOS器件 |
| 5.1 传统DTSCR的电流触发问题分析 |
| 5.2 新型NCTSCR器件 |
| 5.2.1 新型NCTSCR结构及原理分析 |
| 5.2.2 新型NCTSCR测试结果及分析 |
| 5.2.3 器件尺寸对触发电压的影响分析 |
| 5.3 新型PB-GGNMOS器件 |
| 5.3.1 新型PB-GGNMOS结构设计 |
| 5.3.2 新型PB-GGNMOS原理及仿真验证 |
| 5.3.3 新型PB-GGNMOS测试结果及分析 |
| 5.3.4 新型PB-GGNMOS结构改进 |
| 5.4 本章小结 |
| 第六章 结论及展望 |
| 6.1 结论 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（5）抗辐照工艺器件ESD性能研究（论文提纲范文）
| 1 引言 |
| 2 器件研究 |
| 3 实验与分析 |
| 4 结束语 |
（6）抗总剂量效应的NMOS器件设计及仿真研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究意义及目的 |
| 1.2 抗辐射加固发展现状 |
| 1.3 本文的主要研究内容 |
| 第2章 TID效应原理及其对MOS器件的影响 |
| 2.1 TID效应的原理 |
| 2.1.1 氧化物陷阱电荷 |
| 2.1.2 界面态 |
| 2.2 TID效应对MOS晶体管不同位置氧化物的影响 |
| 2.2.1 栅氧 |
| 2.2.2 场区氧化物 |
| 2.3 本章小结 |
| 第3章 SPGR-NMOSFET的仿真和分析 |
| 3.1 SPGR-NMOSFET的仿真设置 |
| 3.1.1 SPGR-NMOSFET的TCAD仿真流程 |
| 3.1.2 SPGR-NMOSFET的仿真工艺参数及仿真策略 |
| 3.2 对比结构的仿真和分析 |
| 3.2.1 条栅NMOSFET的仿真和分析 |
| 3.2.2 H栅NMOSFET的仿真和分析 |
| 3.2.3 环栅NMOSFET的仿真和分析 |
| 3.3 SPGR-NMOSFET的仿真和分析 |
| 3.3.1 SPGR-NMOSFET的 3D仿真结构 |
| 3.3.2 SPGR-NMOSFET的输出特性曲线和转移特性曲线 |
| 3.3.3 SPGR-NMOSFET阈值电压分析 |
| 3.3.4 SPGR-NMOSFET关态漏电流分析 |
| 3.4 本章小结 |
| 第4章Z栅NMOSFET的仿真和分析 |
| 4.1 Z栅NMOSFET的工艺参数和仿真策略 |
| 4.2 Z栅NMOSFET抗辐射性能仿真结果和分析 |
| 4.2.1 Z栅NMOSFET的 3D仿真结构 |
| 4.2.2 Z栅NMOSFET的输出特性曲线和转移特性曲线 |
| 4.2.3 Z栅NMOSFET的阈值电压分析 |
| 4.2.4 Z栅NMOSFET的关态漏电流分析 |
| 4.3 三种对比结构与两种新型器件的仿真结果对比 |
| 4.3.1 器件的阈值电压漂移的对比分析 |
| 4.3.2 器件的关态漏电流变化量的对比分析 |
| 4.4 本章小结 |
| 第5章 多指Z栅NMOSFET结构的仿真和分析 |
| 5.1 多指Z栅NMOSFET的工艺参数和仿真策略 |
| 5.2 三指Z栅NMOSFET抗辐射性能仿真结果和分析 |
| 5.2.1 三指Z栅NMOSFET的 3D仿真结构 |
| 5.2.2 三指Z栅NMOSFET的输出特性曲线和转移特性曲线 |
| 5.2.3 三指Z栅NMOSFET器件的阈值电压分析 |
| 5.2.4 三指Z栅NMOSFET的关态漏电流分析 |
| 5.3 多指结构的指数对器件抗辐射性能的影响 |
| 5.3.1 指数对条栅NMOSFET的阈值电压漂移和关态漏电流变化的影响 |
| 5.3.2 指数对Z栅NMOSFET的阈值电压漂移和关态漏电流变化的影响 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文和取得的科研成果 |
| 致谢 |
（7）多种栅结构SOI NMOS器件ESD特性研究（论文提纲范文）
| 引言 |
| 1 ESD器件工作原理 |
| 2 多种栅结构SOI NMOS器件结构与试验条件 |
| 3 TLP测试结果及分析 |
| 4 结论 |
（8）高压集成电路中LDMOS结构在ESD应力下的特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 芯片的 ESD 问题 |
| 1.2 芯片 ESD 保护的基本原理 |
| 1.3 全芯片的 ESD 防护 |
| 1.4 常用的 ESD 保护器件 |
| 1.4.1 二极管 |
| 1.4.2 MOS 与 BJT |
| 1.4.3 电阻 |
| 1.4.4 SCR 器件 |
| 1.4.5 各种器件的 ESD 导通特性比较 |
| 1.5 芯片的 ESD 保护的研究现状与存在的问题 |
| 1.5.1 ESD 设计中存在的问题 |
| 1.5.2 ESD 设计的研究现状 |
| 1.6 本文的章节安排 |
| 第二章 芯片的 ESD 测试模式与失效判据 |
| 2.1 ESD 测试模式 |
| 2.1.1 人体模式 |
| 2.1.2 机器模式 |
| 2.1.3 组件充电模式 |
| 2.1.4 传输线脉冲模式 |
| 2.1.5 系统级 ESD 标准 |
| 2.2 ESD 测试的失效判据 |
| 2.2.1 漏电流绝对值 |
| 2.2.2 曲线偏移量 |
| 2.2.3 MOS 阈值电压 |
| 2.2.4. 芯片功能测试 |
| 2.3 本章小结 |
| 第三章 LDMOS 电流不均匀模型与新结构 |
| 3.1 LDMOS 电流不均匀模型 |
| 3.1.1 大注入对一维器件电场的影响 |
| 3.1.1.1 大注入对一维 P+/N 型二极管电场的影响 |
| 3.1.1.2 大注入对一维 N 型电阻电场的影响 |
| 3.1.1.3 大注入对一维 BJT 和 MOS 器件电场的影响 |
| 3.1.1.4 大注入对一维 LDMOS 电场的影响 |
| 3.1.2 大注入导致的二维 LDMOS 不均匀导通模型 |
| 3.2 抑制电流不均匀性的新型 LDMOS 结构 |
| 3.2.1 漏端镇流电阻的镇流原理 |
| 3.2.2 漏端镇流电阻对器件抗 ESD 能力影响的实验结果分析 |
| 3.2.3 高压 Nwell 漏端镇流电阻的新型器件结构与实验分析 |
| 3.3 本章小结 |
| 第四章 提高 LDMOS 维持电压新结构与特性研究 |
| 4.1 引言 |
| 4.2 强折回抑制的新型 LDMOS 结构 |
| 4.2.1 新型 LDMOS 的原理与分析 |
| 4.2.2 新型 LDMOS 的仿真与分析 |
| 4.2.3 新型 LDMOS 的实验结果与分析 |
| 4.3 减小源端对漏端电子注入的器件结构 |
| 4.3.1 源端注入对 MOS 器件维持电压影响的机理 |
| 4.3.1.1 共基极射极开路的情况 |
| 4.3.1.2 共射极基极开路的情况 |
| 4.3.1.3 ESD 应力下的情况 |
| 4.3.2 LDMOS 沟道长度对维持电压影响的实验结果分析 |
| 4.3.3 减小发射结注入的结构 |
| 4.3.4 减小基区输运系数的新型结构 |
| 4.3.5 PLDMOS 在 ESD 保护中的应用与实验结果分析 |
| 4.3.5.1 PLDMOS 结构与实验结果 |
| 4.3.5.2 PLDMOS 的导通均匀性仿真与分析 |
| 4.4 本章小结 |
| 第五章 内嵌 NPN 的 LDMOS 新结构与特性研究 |
| 5.1 引言 |
| 5.2 提升 LDMOS 失效电流的结构 |
| 5.2.1 内嵌 SCR 的 LDMOS 结构与实验分析 |
| 5.2.2 衬底触发的 LDMOS 结构 |
| 5.3 内嵌 NPN 的新型 LDMOS 结构与特性 |
| 5.3.1 新型 LDMOS 的导通原理 |
| 5.3.2 N+/LVPW 结与 N+/HVNW 结雪崩碰撞的区别 |
| 5.3.3 新型 LDMOS 实验结果与失效分析 |
| 5.3.3.1 实验结果 |
| 5.3.3.2 失效分析 |
| 5.3.4 漂移区长度对新型 LDMOS 影响的实验结果分析 |
| 5.3.5 栅电阻对新型 LDMOS 影响的实验结果分析 |
| 5.3.5.1 栅耦合技术的基本原理 |
| 5.3.5.2 栅电阻对新型 LDMOS 影响的实验结果分析 |
| 5.3.6 新型驱动级内嵌 NPN 的 LDMOS |
| 5.4 用于低压芯片保护的新型 SCR 结构 |
| 5.4.1 低压 CMOS 芯片的传统防护结构 |
| 5.4.2 新型 SCR 结构 |
| 5.4.2.1 新型 SCR 结构与工作原理 |
| 5.4.2.2 实验结果分析 |
| 5.4.3 新型输出级 SCR 保护结构 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的研究成果 |
（9）0.35μm 40V LDMOS器件ESD性能研究与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 ESD保护的发展动态 |
| 1.2 论文研究背景及意义 |
| 1.3 本文的主要工作 |
| 第二章 ESD基本保护器件 |
| 2.1 ESD保护的基本设计机理 |
| 2.2 无回转特性的ESD保护器件 |
| 2.2.1 P-N结二极管 |
| 2.2.2 齐纳二极管 |
| 2.2.3 多晶硅二极管 |
| 2.2.4 串联二极管 |
| 2.3 有回转特性的ESD保护器件 |
| 2.3.1 MOSFET |
| 2.3.2 SCR |
| 2.4 ESD模型和测试方法 |
| 2.4.1 ESD模型简介 |
| 2.4.2 ESD的测试方法 |
| 2.4.3 人体测试模型（HBM） |
| 2.4.4 机器放电模型（MM） |
| 2.4.5 组件充电模型（CDM） |
| 2.4.6 传输线脉冲（TLP）测试 |
| 2.4.7 ESD测试失效的判定 |
| 2.5 本章小结 |
| 第三章 40V GG-NLDMOS的ESD特性分析 |
| 3.1 40V GG-NLDMOS的器件结构 |
| 3.2 原始GG-NLDMOS器件的TLP测试结果及分析 |
| 3.3 GG-NLDMOS器件的仿真分析 |
| 3.3.1 雪崩击穿点 |
| 3.3.2 寄生NPN管触发点 |
| 3.3.3 维持电压点 |
| 3.3.4 二次snapback点 |
| 3.3.5 二次击穿点 |
| 3.4 本章小结 |
| 第四章 GG-NLDMOS器件结构优化 |
| 4.1 金属硅化物工艺（silicide process）优化 |
| 4.2 沟道长度优化 |
| 4.3 漏端LOCOS长度优化 |
| 4.4 衬底电阻优化 |
| 4.5 有源区长板长度优化 |
| 4.6 SCR-NLDMOS的设计 |
| 4.7 小结 |
| 第五章 GG-NLDMOS器件版图优化 |
| 5.1 隔离优化 |
| 5.2 有源区尖峰优化 |
| 5.3 金属走线优化 |
| 5.4 小结 |
| 第六章 结论 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
（10）一种新型结构栅耦合ggNMOS ESD保护电路研究（论文提纲范文）
| 1 引言 |
| 2 gc-ggNMOS原理及建模 |
| 3 仿真分析 |
| 4 流片验证与TLP测试 |
| 5 结论 |
四、多指条nMOSFET抗ESD设计技术（论文参考文献）
- [1]集成电路ESD静电防护设计及闩锁免疫研究[D]. 宋文强. 电子科技大学, 2020(03)
- [2]基于先进集成电路工艺的ESD防护研究设计[D]. 杜飞波. 电子科技大学, 2020(07)
- [3]先进集成电路的全芯片ESD防护研究[D]. 宋施雨. 电子科技大学, 2020(07)
- [4]新型集成电路ESD防护器件研究[D]. 侯飞. 电子科技大学, 2019(04)
- [5]抗辐照工艺器件ESD性能研究[J]. 谢儒彬,纪旭明,吴建伟,张庆东,洪根深. 微处理机, 2019(03)
- [6]抗总剂量效应的NMOS器件设计及仿真研究[D]. 朴巍. 哈尔滨工程大学, 2017(06)
- [7]多种栅结构SOI NMOS器件ESD特性研究[J]. 何玉娟,罗宏伟,肖庆中. 固体电子学研究与进展, 2013(05)
- [8]高压集成电路中LDMOS结构在ESD应力下的特性研究[D]. 樊航. 电子科技大学, 2013(05)
- [9]0.35μm 40V LDMOS器件ESD性能研究与优化[D]. 何川. 电子科技大学, 2013(01)
- [10]一种新型结构栅耦合ggNMOS ESD保护电路研究[J]. 张冰,柴常春,杨银堂,吴晓鹏. 电路与系统学报, 2011(05)